Panesia 将参加 CXL 开发者大会

开发AI基础设施链路解决方案的新创公司Panesia是今年唯一一家参加CXL开发者大会（CXL DevCon）的国内公司，推出了基于高扇出CXL 3.x交换机的框架。 CXL DevCon活动于4月29日至30日在美国加利福尼亚州圣克拉拉举行。

◆ CXL，下一代数据中心核心的高速互连技术

随着大规模人工智能服务的广泛应用，构建能够高效运行这些服务的计算基础设施的重要性日益增加。在此背景下，高速互连技术Compute Express Link（CXL）作为构建高效的下一代计算基础设施的关键技术备受关注。

CXL受到如此关注的主要原因是1）降低基础设施建设成本和2）最大限度地降低性能开销。首先，CXL 支持池化，可以按类型管理各种系统设备。如果某个系统设备不足，可以通过选择性地只扩展包含该设备的池（例如内存池、GPU池）来降低基础设施建设成本，从而最大限度地减少不必要的资源浪费。此外，基于 CXL 的系统自动确保缓存一致性，通过最大限度地减少管理内存空间的操作和不必要的数据复制过程，降低了系统的整体性能开销。

◆ CXL 开发者大会 2025

在这一技术趋势下，CXL DevCon 2025 的举办旨在提供一个平台来展望 CXL 生态系统的现在和未来。 CXL DevCon 是由制定 CXL 标准的 CXL 联盟主办的官方活动，今年是第二年。引领CXL技术开发的CXL联盟成员公司Cadence、Teledyne LeCroy、Panesia等参展并展示了各自的CXL产品，同时邀请了引领CXL标准开发的专家进行演讲。

Panesia 去年在 CXL DevCon 2024 上展示了 CXL IP（设计资产）互操作性验证演示，引起了各 CXL 专业公司的关注，今年作为唯一的国内参展商参展，展示了其旗舰产品高功率 CXL 3.x 交换机以及基于该交换机的框架。

◆ Panesia 的入门产品：基于高功率 CXL 3.x 交换机的框架

Panesia 推出的高功率 CXL 3.x 交换机充当桥梁，将不同的 CXL 设备集成到单个系统中，并保证缓存一致性。除了基于Panesia自主研发的低延迟CXL IP进行开发外，它还拥有高功率SoC结构，可以同时连接更多设备，从而通过减少系统中的平均跳数来最大限度地减少延迟。

此外，Panesia 的交换机支持多级交换（可在多层中连接多个交换机）和基于端口的路由 (PBR)，可根据“端口”（即安装每个设备的物理位置）灵活地设置设备之间的逻辑连接结构和连接路径。此外，由于它支持连接CPU、GPU、内存等所有类型的系统设备，因此通过以各种形式和组合连接众多系统设备，它非常适合构建满足客户需求的大规模系统。

本次展会上，Panesia展出了“CXL可组合服务器”，它是使用这些CXL 3.x交换机连接多个CXL服务器节点构建的。每个服务器节点都配备了使用 Panesia 的另一款产品 CXL IP 开发的 CPU、GPU 和内存设备，因此客户可以在需要时额外安装配备所需设备的节点，以符合其需求的形式构建系统。 Panesia展示了基于该框架加速的检索增强生成（RAG）、大型语言模型（LLM）等AI应用及科学模拟，引起了与会CXL专家的广泛关注。

◆ Panesia副总裁Cho Yong-jin介绍CXL 3.x交换机使用案例

同时，Panesia 副总裁 Cho Yong-jin 作为演讲者参加了 CXL DevCon 2025 的官方发布会。在此次演讲中，Cho 副总裁介绍了基于 CXL 3.x 交换机可以实施的各种解决方案，以及利用它们加速实际数据中心和高性能计算 (HPC) 应用的案例。他还与CXL联盟的主要成员讨论了构建CXL生态系统。

Panesia 的一位官员表示：“Panesia 是唯一一家展示 CXL 3.x 交换机技术的公司。” “由于 CXL 3.x 交换机对于 CXL 联盟的领导来说是一项新技术，因此他们似乎对 Panesia 的展览和演示非常感兴趣。”他继续说道：“我们已经与直接开发 CXL 产品或对其非常感兴趣的公司进行了多次讨论，我们希望能够通过与他们的积极合作建立一个强大的生态系统。”

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